C3-CODEC-G712-4

Einführung

Der IP-Core C3-CODEC-G712-4 von Cologne Chip besteht aus vier Sprach-CODECs für Telefonieanwendungen gemäß der ITU-T-Empfehlung G.712 oder G.711.

Normalerweise müssen für den ADC und den DAC in einem CODEC analoge Teile in den Chip integriert werden. Im Gegensatz dazu ist C3-CODEC-G712-4 vollständig digital. Alle benötigten analogen Funktionen sind als wenige externe Widerstände und Kondensatoren pro CODEC implementiert. Diese winzigen Schaltkreise sind über drei digitale E/A-Puffer pro CODEC mit dem Chip verbunden.

Der Hauptteil des Kernbereichs wird für digitale Filter im Sende- und Empfangspfad gemäß der ITU-T-Empfehlung G.712 verwendet. Im Frontend des Kerns befinden sich hochentwickelte digitale Maschinen, um die Kosten für externe Komponenten zu minimieren. Die Implementierung von analogen Funktionen in vollständig digitale CMOS-Schaltungen wird durch DIGICC, Cologne Chips digitalen Ansatz für IP-Cores, möglich. Für diese DIGICC-Technologie von Cologne Chip wurde ein Patent angemeldet.

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Technische Eigenschaften

  • 4 sprach CODECs implementiert (ADC / DAC)
  • Vollständig digital
  • Datenformat der Schnittstelle konfigurierbar:
    - 16 bit linear oder
    - 8 Bit a-law / µ-law gemäß der ITU-T-Empfehlung G.711
  • Leistung der Filter gemäß der ITU-T-Empfehlung G.712
  • Implementierbar in jeder CMOS-Prozesstechnologie
  • Implementierbar auch in FPGAs mit externem Puffer
  • Nur 3 digitale E/A-Anschlüsse und ein Stromversorgungsanschluss für jeden CODEC erforderlich
  • Nur wenige Widerstände und Kondensatoren pro CODEC als externe Komponenten erforderlich
  • Die Signalverzerrung entspricht der ITU-T-Empfehlung G.712
  • Unterdrückung von 50 Hz und 60 Hz im ADC besser als 45 dB
  • Getrennte Verstärkungen für Sendepfade (ADC) und Empfangspfade (DAC) für jeden CODEC programmierbar

 

  • Leistungsreduzierung auf nahezu Null im Stand-by-Modus möglich
  • 8 ksample/s oder 16 ksample/s intern konfigurierbar für 3,1 kHz und 7 kHz Audiobandbreite
  • Taktfrequenz: 24,576 MHz
  • Fläche: ca. 60k Logikgatter + RAM
    RAM: 4 synchrone Einzelport-RAM-Blöcke
    (128x32 bit + 64x32 bit + 64x16 bit + 32x16 bit = 7.68 kbit)
  • Core version mit nur drei, zwei oder einem CODEC verfügbar
    (die Reduzierung um einen CODEC verringert den Kern um 6k Logikgatter und 1,92 kbit RAM)

[su_button target="blank" style="flat" background="#015877" color="#ffffff" size="5" link="https://colognechip.com/wp-content/uploads/c3-codec-g712-4.pdf"]Datenblatt von C3-CODEC-G712-4[/su_button]

Block Diagramm

Eine Funktionsübersicht des C3-CODEC-G712-4 ist in der folgenden Abbildung dargestellt. Er stellt die verschiedenen Blöcke dieses IP-Kerns dar, die alle auf dem DIGICC-Designkonzept von Cologne Chip basieren.

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